米樂M6 M6米樂Chiplet技術(shù)新突破降低芯片設(shè)計門檻

　　近日，2022年第41屆國際計算機輔助設(shè)計會議（International Conference on Computer-Aided Design，ICCAD）在美國圣迭戈召開。ICCAD和DAC一起，是集成電路設(shè)計自動化領(lǐng)域頂級會議。芯片設(shè)計特別是高性能芯片設(shè)計“難”、設(shè)計周期長一直是芯片領(lǐng)域的關(guān)鍵難題。在今年的會議上，國內(nèi)學者針對基于芯粒集成的芯片敏捷設(shè)計方法，設(shè)計了基于高性能可重用芯?；?，并且以此為基礎(chǔ)提出了一套芯粒自動化設(shè)計框架，降低了高性能芯片的設(shè)計門檻，讓芯片設(shè)計更快捷。

　　芯片設(shè)計一直是一件很“難”的事情。芯片性能的提升，目前主要依賴制造工藝。由于愈發(fā)逼近物理極限，工藝研發(fā)難度不斷加大，堅持攻克先進制程的fab廠僅剩臺積電、三星、英特爾等寥寥幾位玩家；從需求側(cè)來看，先進制程下高昂的芯片研發(fā)、制造費用也給fabless公司制造了巨大的成本壓力與風險。這迫使人們尋求性價比更高米樂M6 M6米樂的技術(shù)路線來滿足產(chǎn)業(yè)界日益增長的對芯片性能的需求，芯粒（chiplet）技術(shù)所代表的“超越摩爾”（More than Moore）方案就是其中的有力候選者。

　　Intel將芯粒定義為“通過封裝級集成和標準化接口與其他芯粒集成的物理IP塊”[1]?！靶玖！痹~條引用計算所對芯粒的定義為“預(yù)先制造好、具有獨立功能、可重復(fù)組合集成的晶片”，二者定義內(nèi)涵基本一致。芯粒技術(shù)將原本一體的die分解（disintegrate）為多個具有互聯(lián)接口的芯粒，而分解也正是芯粒技術(shù)的精髓。通過將大die分解為芯粒，die面積減少了，晶圓利用率增加了，于是制造成本降低了。而且，由于分解后的芯?？梢苑蛛x制造，所以可以采用不同的工藝。對于工藝提升敏感的模塊如CPU，可以采用昂貴的先進制程生產(chǎn)。對于工藝提升不敏感的模塊比如IO部分，可以采用廉價的成熟制程制造[2]。并且，針對不同等級的產(chǎn)品，只需要用不同數(shù)量、品質(zhì)的芯粒進行集成，而無需針對每款產(chǎn)品單獨流片。除去這些老生常談的制造成本優(yōu)勢，更為誘人的是通過構(gòu)建芯粒生態(tài)有望解決當前芯片產(chǎn)業(yè)面臨的“昆蟲綱悖論”。

　　應(yīng)用領(lǐng)域有一個昆蟲綱悖論，是指物聯(lián)網(wǎng)、人工智能等應(yīng)用可能像昆蟲一樣數(shù)量繁多，但是單種應(yīng)用數(shù)量不大，加之現(xiàn)今硬件設(shè)計趨于專用化，使得“又慢又貴”的傳統(tǒng)芯片設(shè)計方法難以通過走量的方式分攤成本。而芯粒通過分解手段，將SoC中CPU、加速器等資源解耦，甚至將同種資源也拆分為更細粒度的模塊，使得芯粒能夠在多種設(shè)計中重用。在芯粒生態(tài)中，用戶可以根據(jù)自己的需求，從各種供貨商提供的芯粒中挑選自己想要的芯粒，然后組合為個性化系統(tǒng)。

　　圖1與圖2分別展現(xiàn)了傳統(tǒng)的芯片開發(fā)流程與基于芯粒的芯片開發(fā)流程，其中包含各個步驟所需的典型耗時?？梢钥吹剑瑐鹘y(tǒng)的芯片開發(fā)要經(jīng)過RTL設(shè)計、仿真、綜合等繁瑣的流程，總耗時以年計，同時購買IP授權(quán)、EDA工米樂M6 M6米樂具許可、流片也需要投入大量的資金。而利用芯粒技術(shù)，設(shè)計者只需要選出滿足設(shè)計規(guī)格的芯粒。在自動化工具的幫助下，這一過程可在幾十分鐘內(nèi)完成。選出的芯粒只需要在封裝層面進行集成，因此芯片開發(fā)時長大幅縮減。并且由于基于實體芯粒進行封裝集成，避免了支付高昂的IP授權(quán)等費用，故所耗費的資金相較少很多。從圖2中也可以看到，芯粒生態(tài)并不排斥定制化，客戶可以將具有核心競爭力的電路制造為芯粒，然后與市面上的其他芯粒進行集成，構(gòu)建差異化的產(chǎn)品?？偟膩碚f，芯粒生態(tài)能夠有效降低芯片開發(fā)門檻，使得芯片開發(fā)“降本增效”，被認為是解決昆蟲綱悖論的有效手段。

　　在今年ICCAD上，來自中科院計算所李福平（第一作者），以及王穎、韓銀和、成元慶、王郁杰等學者提出了一種新的基于可重用硅基板的芯片敏捷開發(fā)流程[3]。圖4給出了傳統(tǒng)的、現(xiàn)有基于芯粒的與所提出的基于可重用硅基板的三種芯片開發(fā)理念的流程對比。

　　對于分解后得到的芯粒，需要重新將它們集成（integrate）在一起構(gòu)成系統(tǒng)。集成需要解決芯粒怎么互聯(lián)與芯粒如何封裝這兩大問題。

　　芯粒間往往需要互聯(lián)通信才能協(xié)同工作，在未來依托芯粒生態(tài)，單個封裝中可能集成數(shù)量、種類、來源繁多的芯粒，此時拓展性強、性能高的芯?；ヂ?lián)網(wǎng)絡(luò)就成了必然選擇。芯?；ヂ?lián)網(wǎng)絡(luò)類似于日常生活中的因特網(wǎng)，芯粒通過網(wǎng)絡(luò)接口（network interface）將芯粒內(nèi)部的數(shù)據(jù)格式轉(zhuǎn)換為網(wǎng)絡(luò)數(shù)據(jù)包，通過路由器（router）傳遞到目標芯粒的網(wǎng)絡(luò)接口中。網(wǎng)絡(luò)接口與路由器的連接模式被稱為網(wǎng)絡(luò)拓撲，常見的有環(huán)形（ring）、網(wǎng)狀（mesh）等；數(shù)據(jù)包在網(wǎng)絡(luò)中從源節(jié)點到目的節(jié)點的傳輸路徑被稱為路由。拓撲與路由需要根據(jù)系統(tǒng)通信流量特性進行專門優(yōu)化，使用固定的網(wǎng)絡(luò)拓撲與網(wǎng)絡(luò)路由往往得不到理想的通信性能。

　　多個芯粒需要封裝后物理上才能構(gòu)成一個系統(tǒng)。論文作者關(guān)注的是以硅基板（silicon interposer）為載體的2.5D封裝方式：芯粒被并排堆疊在硅基板之上，并且借助硅基板中的導(dǎo)線等資源實現(xiàn)芯粒間的互聯(lián)。相較于基于有機基板以及RDL的封裝方式，硅基板能夠提供更高密度的芯粒互聯(lián)，集成度更高，故能夠得到更小的封裝面積。目前的硅基板根據(jù)是否在基板中制造有源器件可分為有源（active）硅基板與無源（passive）硅基板[4]。無源硅基板僅需要后道工藝，無論是制造難度還是制造成本均遠低于有源硅基板。然而有源硅基板由于可以在其中制造反相器、寄存器等器件，數(shù)據(jù)傳輸延遲更低，靈活性更好。此外，如圖5所示，有源硅基板還可以將上文提及的芯?；ヂ?lián)網(wǎng)絡(luò)的路由器電路放在基板中，而無源硅基板則需路由器放在芯粒中，會增加芯粒的面積。

　　然而，無論是有源還是無源硅基板，本質(zhì)上都是大號的die，其設(shè)計制造的高昂費用可能超過使用芯粒技術(shù)的收益。從圖2的流程中也可以看出，硅基板繁瑣的設(shè)計制造流程可能會拖慢芯片開發(fā)的進程速度，是當前的芯粒集成流程的潛在瓶頸。因此，如何降低硅基板設(shè)計制造的時間、成本是芯粒技術(shù)的基礎(chǔ)性問題。

　　解決該問題的一個自然的想法是讓硅基板也像芯粒一樣能夠在多個設(shè)計中重用，一方面能夠通過走量來分攤高昂的一次性投入成本，另一方面能夠加速系統(tǒng)集成。但可重用硅基板實現(xiàn)起來具有多方面的困難。硅基板一方面是芯粒的封裝載體，可重用的硅基板設(shè)計需要支持數(shù)量、大小、位置不同的芯粒在硅基板上的布局；硅基板另一方面負責芯粒間的互聯(lián)通信，為了獲得理想的通信性能，可重用的硅基板設(shè)計還需要支持任意定制的芯粒互聯(lián)網(wǎng)絡(luò)拓撲與路由。

　　為了克服硅基板在芯粒集成中的瓶頸問題，該論文提出了可重用硅基板的設(shè)計，如圖6所示。該設(shè)計的理念類似于積木底板，如同積木底板由一個個凸塊顆粒構(gòu)成，論文提出的可重用硅基板也由一個個模塊化的瓦片組成。每個瓦片在被使用時包含一組預(yù)先定義好功能的微凸塊（microbump），它可以為芯粒提供固定數(shù)量的供電、時鐘、外部IO、芯粒間互聯(lián)信號。與不同大小的積木可以靈活插入積木底板類似，不同大小、數(shù)量的芯粒也可以覆蓋在多個瓦片區(qū)域上，并利用瓦片提供的信號完成功能。

　　如圖7所示，芯?；ヂ?lián)網(wǎng)絡(luò)也以瓦片為單位組織。有源與無源可重用硅基板的區(qū)別在于路由器放置的位置不同。為支持任意的芯?；ヂ?lián)網(wǎng)絡(luò)拓撲與路由，文中采用了可配置的路由器結(jié)構(gòu)與路由表。路由器具有多種模式，首先可以配置為包含緩存寫入、路由計算、虛通道仲裁等階段的流水線模式，此時路由器用以實現(xiàn)多個數(shù)據(jù)傳輸流在鏈路上傳輸?shù)膹?fù)用與解復(fù)用。路由器亦可以配置為旁路模式，此時路由器的流水線階段被跳過，相當于一根導(dǎo)線，該模式是為了減少在無數(shù)據(jù)傳輸流沖突時的數(shù)據(jù)傳輸周期。最后，路由器還可以被完全關(guān)閉來降低功耗?？芍赜霉杌迓酚善髟O(shè)計還存在許多其他優(yōu)化點，在此不贅述。通過配置芯粒網(wǎng)絡(luò)接口中的路由表，可以實現(xiàn)不同芯粒之間的任意路由。當芯粒需要向其他芯粒發(fā)送數(shù)據(jù)時，它便會根據(jù)目的節(jié)點地址查詢路由表，并將路由信息包含在所發(fā)出的數(shù)據(jù)包中。

　　在完成可重用硅基板構(gòu)建后，論文進一步設(shè)計了如何讓它更為易用，進一步地推動芯粒生態(tài)構(gòu)建。于是提出了針對可重用硅基板的自動化設(shè)計框架，用以快速生成包括芯粒位置、芯粒互聯(lián)網(wǎng)絡(luò)拓撲在內(nèi)的各種參數(shù)，其架構(gòu)如圖8所示。類似于前人根據(jù)應(yīng)用自動生成SoC，這篇文章所提出的流程能夠根據(jù)輸入的應(yīng)用和芯粒庫自動生成最優(yōu)的芯粒系統(tǒng)。應(yīng)用以任務(wù)圖的形式描述，任務(wù)圖的節(jié)點代表任務(wù)，邊代表任務(wù)間的數(shù)據(jù)依賴關(guān)系。芯粒庫里包含了不同種類的芯粒。整個自動化設(shè)計流程包括以下四個階段。

　　芯粒選擇：從芯粒庫中挑選優(yōu)化的芯粒組合與完成任務(wù)在芯粒間的調(diào)度，得到芯粒間數(shù)據(jù)傳輸需求的描述。該階段的優(yōu)化目標包括選出的芯粒的成本、面積、功耗以及應(yīng)用的性能。

　　芯粒互聯(lián)網(wǎng)絡(luò)生成：根據(jù)芯粒選擇階段得到的芯粒間數(shù)據(jù)傳輸需求生成最佳的芯?；ヂ?lián)網(wǎng)絡(luò)拓撲、路由。該階段優(yōu)化的是網(wǎng)絡(luò)的功耗、面積、性能。

　　芯粒布局生成：生成芯粒在硅基板上放置的位置布局。該階段優(yōu)化的目標涵蓋系統(tǒng)的熱量和通信的性能、功耗。

　　可重米樂M6 M6米樂用硅基板映射：把前面生成的芯?；ヂ?lián)網(wǎng)絡(luò)與芯粒布局相結(jié)合，映射到可重用硅基板上，得到諸如路由器中可配置寄存器的值、芯粒網(wǎng)絡(luò)接口路由表的內(nèi)容等。

　　文中芯粒布局算法是基于模擬退火的，需要根據(jù)系統(tǒng)的整體表現(xiàn)不斷調(diào)整芯粒位置，優(yōu)化解的質(zhì)量。在生成完所有配置后，會用各種仿真器評估多個指標，反饋到到芯粒布局生成。當優(yōu)化結(jié)束后，設(shè)計人員獲取最優(yōu)參數(shù)后，就可以進行裝配。對于有源硅基板而言，裝配過程僅需把配置信息寫入芯粒與硅基板，然后進行焊接。而無源硅基板由于不能在硅基板中制造開關(guān)，還需要額外對硅基板中的導(dǎo)線進行熔斷來實現(xiàn)網(wǎng)絡(luò)拓撲的配置。

　　前人已有一些關(guān)于可重用硅基板的研究，文章在其中選取了SISL[6]和SiPterposer[7]。SISL是包含固定芯?；ヂ?lián)網(wǎng)絡(luò)的硅基板，而SiPterposer是包含可配置導(dǎo)線資源的無源硅基米樂M6 M6米樂板。使用所提出的芯粒集成流程，在多個應(yīng)用、多種規(guī)模的系統(tǒng)配置下，將所提出的可重用硅基板方案與SISL、SiPterposer進行了對比。

　　文中提出的有源可重用硅基板方案（Active GIA）與采用Mesh、Folded Torus、ButterDonut網(wǎng)絡(luò)的SISL對比結(jié)果如圖9所示，有源可重用硅基板取得了平均3.15倍的性能提升，功耗降至38.91%。SISL性能、功耗表現(xiàn)差的原因在于它只能支持固定的芯?；ヂ?lián)網(wǎng)絡(luò)，不能根據(jù)芯粒通信需求進行優(yōu)化。無源可重用硅基板對比SiPterposer取得了平均60.92倍的性能提升，功耗降至33.44%。性能、功耗表現(xiàn)提升的原因在于我們的設(shè)計利用了更多的硅基板導(dǎo)線資源，能夠更高效地支持定制的芯?；ヂ?lián)網(wǎng)絡(luò)拓撲。

　　基于芯粒的芯片設(shè)計生態(tài)如果真能構(gòu)建出來，那么芯片制造和設(shè)計整個流程將發(fā)生變革性變化，設(shè)計制造一款高性能芯片不再是一件高門檻的事，不再是初創(chuàng)公司動不動就需要“賭命”的事?？蛻糁恍枰o出應(yīng)用需求，封裝廠便能夠利用基于可重用硅基板的敏捷集成流程在幾個工作日內(nèi)將芯片產(chǎn)品交付客戶。IEEE ICCAD2022年的這篇論文著眼于芯粒生態(tài)構(gòu)建中的關(guān)鍵環(huán)節(jié)，我國學者已經(jīng)在研究上取的進展，但要真正建成芯粒生態(tài)還有接口標準化、芯粒安全等重大問題亟待解決，仍需半導(dǎo)體從業(yè)者的努力。